VHDL en pratique : Bien mener son test unitaire ou comment concevoir son banc de tests (testbenches)

Bonjour à toutes et à tous. Au moment de réaliser les tests d'un module écrit en VHDL, il faut toujours se poser les bonnes questions sur ce que l'on souhaite valider. Cela paraît évident mais en pratique, je constate souvent que mes étudiants se lancent dans l'écriture de tests sans savoir vraiment ce qu'ils vont tester. Il en résulte la plupart du temps des tests qui, dans un cas extrême, produisent des résultats qui semblent indiquer que le programme ne fonctionne pas. Parfois, c'est juste le fruit d'une simulation qui n'a pas été assez longue, voire tellement courte qu'elle n'a même pas permis de faire apparaître la première période de l'horloge du système à tester.

[@mael_hnr]

ensemble de vidéos très instructives, claires et concises. Encore merci !

[@kirikouwepeutihmecemonami4219]

Juste pour vous dire Monsieur que grâce à vos vidéos et à votre pédagogie j'ai assimilé très rapidement les notions de VHDL . Résultat : j'ai très bien réussi mon partiel .

[@EricPeronnin]

Félicitations et merci pour votre message

[@hamzatoufaridamilougou4550]

Un grand merci

[@fit_davidson7885]

merci beaucoup pour toute ces Videos. j'ai en fin compris VHDL grace a vous .

[@embeddedsemrade]

merci

[@jfmahe1407]

Très bonne vidéo.Merci.

[@EricPeronnin]

Toujours fidèle au rendez-vous ! Merci.

[@jfmahe1407]

@@EricPeronnin Que oui ! J'en apprends encore plein.

[@soumiasamane8111]

merci !!!

[@ahmedb2559]

Merci !

[@zohramenou4472]

Monsieur vous pouvez me donner le programme

[@EricPeronnin]

Le compteur :
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;
entity compteurBCD is
Port ( clk : in STD_LOGIC;
en : in STD_LOGIC;
bcd : out STD_LOGIC_VECTOR (3 downto 0));
end compteurBCD;
architecture Behavioral of compteurBCD is
signal cmpt : integer range 0 to 9 := 0;
begin
-- Copie en sortie du signal de comptage interne
bcd bcd
);
-- Clock process definitions
clk_process :process
begin
clk